数字电路 资源专区

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基于Verilog的小数分频器

利用VERILOG语言，实现一种小数分频！可以修改分频比！

Verilog 小数分频 时钟分频

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奇数分频器（占空比1:1）源码

这是我自己编写的三分频，也就是奇数分频，占空比为1：1，当然如果需要其它奇数分频，只要将程序里面的N和counter修改即可-This was my third prepared

奇数分频 占空比1:1 数字电路

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基于有限状态机的8位计数器设计

应用背景让我们用一个计数器的设计为一个有限状态机的设计实践。请参考以下fi图说明你打算实施在即将来临的一周。关键技术I / O defi定义：时钟：系统时钟重置：重置所有8位计数器

有限状态机 计数器 数字电路

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异步时钟域通信模块设计与Modelsim仿真

设计了一个异步时钟域间进行通行的模块，并采用Modelsim进行仿真验证，仿真结果满足预期的目的。-Designed an asynchronous clock domains b

异步时钟 时钟域交叉 Modelsim

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VHDL奇偶校验与测试平台

本例对各个文件进行编译的顺序是: 17_parity.vhd 17_test_bench.vhd-In this case the compiler f

VHDL 奇偶校验 测试平台

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VHDL基础介绍

vhdl的基础性的介绍，对初学者大有用处-vhdl basic introduction

VHDL 硬件描述语言 初学者

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移位相加乘法器Verilog实现

应用背景此代码是移行为模型和添加乘数随着乘数和被乘数参数比特宽度关键技术Verilog 2001和Xilinx的Spartan 6 FPGA板试验台

Verilog 乘法器 移位相加

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基于LMP的20位高速计数器

利用LMP的20bit counter,比自带的cout进位要快的多。已经同错综合和时序仿真。-LMP

计数器 LMP 高速

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异步FIFO控制器

常用的异步FIFO empty full 标志位 读出剩余usedrd 写入数量usedwr

异步FIFO 时钟域 数据传输

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VHDL 单比特多路选择器

A Mux to One Bit, written in VHDL.

VHDL 多路选择器 数字电路

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VHDL 十进制计数器示例

A Dec example written in VHDL.

VHDL 十进制计数器 数字电路

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VHDL计数器实现

Counter written in VHDL.

VHDL 计数器 数字电路

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